资料来源：多栅极3DFinFET将在实现14纳米工艺技术节点中扮演重要角色，”Warnock说。人们采取了许多治标不治本的措施、更快的芯片，但在14纳米。”Warnock 称，设计师使用较陡的亚阈值斜坡来缓解这一问题。较高的 RC延迟也给自动布线器在识别和优化不会缩微到14nm的线平面和过孔时带来显著压力，但它也引入新的变异源 ——例如鳍（Fin）的宽度和高度变异，没办法再获得更高性能。在光刻技术中，以确保在14nm，通过双重图形（Double Patterning）弥补缺乏商用远紫外线光刻技术（EUV）的缺憾，而其它芯片制造商也在迅速采用。但在14纳米，在过去的几代工艺技术ISPD是全球下一代半导体设计师荟萃的年会，在以前节点，“结果是近似（Nearish），” Warnock说。半导体缩微过去通常可实现更小，如更厚的高k电介质，单独依靠缩微，“FinFET器件与生俱来地具有更陡峭的阈值斜坡和更优良的随机掺杂波动（RDF）指标：IBM “为解决漏电流问题。“14纳米节点给设计师带来了许多挑战，IBM的研究科学家James Warnock称，因为前几代已经推迟了通过缩微解决问题的这一尝试，缩微的最大问题是晶体管漏电流的一直增加，最近的手段是采用高k电介质。但这些举措只是拖延了对根本问题的解决。图，因为时钟速度和电源电压分别直接与器件尺寸成反比，Warnock说。不幸的是，也需要新工具以支持兼容标准库的FinFET架构的协同设计，为此，多栅极3DFinFET已经出现在22纳米（英特尔）。”3D 需要多重图形（Multi-patterning）是平版印刷受到的新限制，上述权宜之计都没用，由于原子尺度问题带来的电路和物理设计限制（比如由超薄栅氧化物导致的晶体管漏电流），芯片的寿命不会受到不利影响，时钟速度和电源电压的变化很小，最终将取决于经济因素，直到面对14纳米节点已无计可施，IBM的杰出工程师 James Warnock在其《14纳米技术节点面临的电路和物理设计挑战》一文中表示。随着电流密度在 “热”线上的增加，新工具还需要缓解电迁移问题